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vhdl之等效于 VHDL 中的#ifdef 用于模拟/综合分离

third_qq_23965379c3878727 2026年05月17日 编程设计 172 0

为了简化模拟波的视觉阅读,我想将一些信号分配给“XXXX”,但仅限于模拟时,因此我希望逻辑综合工具(在我的情况下为 ISE)跳过这些指令。

来自这里的两个问题:

  • 是否有类似 C 中的 #ifdef SIMULATION_TIME 的等效技术?
  • 分配给“XXXX”是否会对逻辑综合产生任何影响(重置为 0?警告?没有?)。如果它根本没有影响,那么我的问题就得到了回答。如果没有,我仍然需要分配给“XXXX”...

  • 谢谢。

    请您参考如下方法:

    乔治回答的另一个技巧 - 如果你想要一个 bool 值 in_synthesis说:

    constant in_simulation : boolean := false 
    --pragma synthesis_off 
                                        or true 
    --pragma synthesis_on 
    ; 
    constant in_synthesis : boolean := not in_simulation; 
    


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